LG Electronics 32LD350-UA Flat Panel Television User Manual


 
THE SYMBOL MARK OF THIS SCHEMETIC DIAGRAM INCORPORATES
SPECIAL FEATURES IMPORTANT FOR PROTECTION FROM X-RADIATION.
FILRE AND ELECTRICAL SHOCK HAZARDS, WHEN SERVICING IF IS
ESSENTIAL THAT ONLY MANUFATURES SPECFIED PARTS BE USED FOR
THE CRITICAL COMPONENTS IN THE SYMBOL MARK OF THE SCHEMETIC.
DDR
SDDR_A[4]
BDDR2_D[15]
TDDR_D[4]
SDDR_A[0]
TDDR_A[8]
SDDR_D[8]
TDDR_D[12]
ADDR2_D[0]
TDDR_D[9]
ADDR2_DQM1_P
SDDR_DQS0_P
BDDR2_D[3]
ADDR2_D[0-15]
TDDR_D[8]
BDDR2_A[0]
ADDR2_A[2]
SDDR_A[2]
BDDR2_A[10]
TDDR_D[11]
BDDR2_BA[1]
SDDR_CK
TDDR_A[10]
ADDR2_D[13]
ADDR2_D[13]
TDDR_D[10]
SDDR_D[3]
ADDR2_D[9]
ADDR2_A[0]
TDDR_D[7]
ADDR2_DQS0_N
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ADDR2_D[0]
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ADDR2_A[10]
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TDDR_A[7]
BDDR2_A[3]
TDDR_A[11]
BDDR2_A[5]
SDDR_D[11]
ADDR2_A[12]
SDDR_A[4]
BDDR2_D[13]
ADDR2_A[1]
/SDDR_CK
ADDR2_DQS1_P
SDDR_D[6]
ADDR2_D[5]
TDDR_D[13]
ADDR2_A[0]
BDDR2_D[13]
ADDR2_A[5]
BDDR2_A[11]
ADDR2_D[12]
BDDR2_D[14]
BDDR2_D[11]
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SDDR_A[12]
TDDR_D[9]
SDDR_D[2]
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ADDR2_A[12]
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BDDR2_D[1]
ADDR2_CKE
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BDDR2_D[7]
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TDDR_D[14]
SDDR_A[11]
ADDR2_D[6]
TDDR_A[2]
SDDR_A[0]
SDDR_D[4]
BDDR2_D[0]
BDDR2_A[4]
BDDR2_A[12]
BDDR2_D[6]
BDDR2_D[1]
SDDR_D[5]
BDDR2_D[3]
BDDR2_DQM1_P
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BDDR2_A[5]
BDDR2_D[2]
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BDDR2_DQS0_P
ADDR2_D[2]
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SDDR_D[1]
SDDR_D[14]
TDDR_A[6]
TDDR_A[9]
ADDR2_A[6]
TDDR_D[1]
BDDR2_A[12]
TDDR_D[15]
BDDR2_D[5]
BDDR2_CKE
SDDR_D[13]
BDDR2_D[7]
SDDR_A[9]
SDDR_D[14]
TDDR_D[8]
ADDR2_BA[0]
BDDR2_D[4]
TDDR_D[5]
BDDR2_DQM0_P
SDDR_D[12]
SDDR_A[6]
SDDR_A[8]
TDDR_D[13]
ADDR2_ODT
SDDR_D[4]
SDDR_A[2]
SDDR_D[10]
BDDR2_D[14]
ADDR2_D[15]
TDDR_A[4]
SDDR_D[11]
/ADDR2_MCLK
BDDR2_D[12]
/SDDR_CAS
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ADDR2_D[12]
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SDDR_A[1]
SDDR_D[1]
BDDR2_A[11]
BDDR2_DQS0_N
ADDR2_D[8]
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BDDR2_A[1]
ADDR2_D[15]
SDDR_A[9]
BDDR2_D[9]
TDDR_D[6]
ADDR2_D[3]
ADDR2_DQS0_P
ADDR2_D[14]
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TDDR_D[12]
TDDR_A[8]
BDDR2_BA[0]
TDDR_D[11]
ADDR2_A[11]
TDDR_A[0-12]
SDDR_D[10] BDDR2_A[0]
BDDR2_D[8]
BDDR2_DQS1_P
ADDR2_D[10]
ADDR2_A[7]
SDDR_A[6]
TDDR_D[3]
BDDR2_D[9]
TDDR_CKE
SDDR_DQS1_N
ADDR2_D[14]
ADDR2_A[11]
TDDR_A[3]
TDDR_A[7]
BDDR2_D[5]
BDDR2_A[8]
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SDDR_ODT
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SDDR_D[13]
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TDDR_D[5]
TDDR_A[0]
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TDDR_A[12]
SDDR_D[5]
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/TDDR_MCLK
SDDR_D[0]
TDDR_D[0-15]
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ADDR2_D[6]
SDDR_A[11]
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SDDR_A[5]
SDDR_D[6]
TDDR_MCLK
TDDR_D[2]
TDDR_A[9]
ADDR2_A[9]
SDDR_D[15]
ADDR2_D[7]
SDDR_A[3]
SDDR_DQS1_P
SDDR_A[12]
SDDR_D[15]
BDDR2_A[0-12]
TDDR_D[10]
TDDR_D[6]
BDDR2_A[9]
TDDR_DQM0_P
TDDR_A[1]
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BDDR2_D[8]
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ADDR2_A[3]
ADDR2_A[10]
BDDR2_A[3]
ADDR2_MCLK
TDDR_DQS0_N
TDDR_DQS1_P
TDDR_A[3]
SDDR_D[9]
ADDR2_D[1]
BDDR2_DQS1_N
SDDR_A[1]
TDDR_DQS0_P
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BDDR2_D[4]
TDDR_A[0]
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TDDR_D[14]
BDDR2_D[12]
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BDDR2_D[6]
BDDR2_D[0]
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TDDR_A[10]
TDDR_A[4]
TDDR_D[4]
TDDR_A[2]
TDDR_D[0]
ADDR2_D[2]
SDDR_DQS0_N
/ADDR2_RAS
BDDR2_A[2]
/SDDR_RAS
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BDDR2_A[1]
BDDR2_MCLK
SDDR_D[9]
SDDR_D[2]
BDDR2_D[2]
BDDR2_A[8]
SDDR_CKE
TDDR_A[6]
ADDR2_D[9]
BDDR2_D[11]
TDDR_D[3]
ADDR2_D[4]
ADDR2_D[11]
TDDR_BA[1]
ADDR2_D[11]
TDDR_A[5]
TDDR_D[2]
ADDR2_A[8]
TDDR_DQM1_P
ADDR2_A[9]
SDDR_D[7]
BDDR2_A[9]
/TDDR_RAS
ADDR2_A[3]
SDDR_A[10]
TDDR_DQS1_N
ADDR2_D[3]SDDR_D[3]
TDDR_A[12]
ADDR2_D[4]
ADDR2_A[6]
TDDR_A[11]
TDDR_A[1]
ADDR2_BA[2]
BDDR2_BA[2]
TDDR_BA[2]
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C38
0.1uF
R41 56
AR5
56
AR7
56
R39 56
C25
0.1uF
C32
0.1uF
C22
0.1uF
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56
AR3
56
C30
10uF
R21
56
R16 56
R6 56
C31
0.1uF
C18
1000pF
R34 56
R10 56
C13
10uF
C20
0.1uF
C2
1000pF
C27
0.1uF
C11
0.1uF
C24
0.1uF
C3
10uF
R24
1K 1%
C37
0.1uF
R35 56
R14 56
R17 56
+1.8V_S_DDR
AR8
56
C41
0.1uF
R19 56
R5 1K1%
R15 56
R20 56
R23
1K 1%
C8
0.1uF
C34
0.1uF
C29
0.1uF
C14
0.1uF
+1.8V_S_DDR
AR13
56
R29 56
AR1
56
AR4
56
C10
0.1uF
R42 56
R33 56
R12 56
R38 56
C17
0.1uF
C39
0.1uF
AR12
56
AR9
56
R11 56
C5
0.1uF
R28 56
L1
BLM18PG121SN1D
R27 56
AR11
56
C35
0.1uF
C42
1000pF
C7
0.1uF
R13 56
R30 56
+1.8V_DDR
AR2
56
R4
1K
1%
C6
0.1uF
AR14
56
C4
0.1uF
C40
0.1uF
R18 56
C43
0.1uF
R37 56
C15
0.1uF
C12
0.1uF
R43 56
C1
0.1uF
R2
150
OPT
R45
150
OPT
C33
0.1uF
R44
1K
1%
R36 56
C9
0.1uF
AR6
56
+1.8V_S_DDR
C23
10uF
+1.8V_S_DDR
C19
0.1uF
C16
0.1uF
+1.8V_S_DDR
C21
0.1uF
R7 56
C36
0.1uF
R47
1K
1%
R22 56
R8 33
R9 33
R32 33
R31 33
+1.8V_S_DDR
+1.8V_S_DDR
+1.8V_S_DDR
IC2
H5PS5162FFR-S6C
HYNIX
J2
VREF
J8
CK
H2
VSSQ2
B7
UDQS
N8
A4
P8
A8
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NC4
L2
BA0
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RAS
F8
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F3
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A9
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A5
K8
CK
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BA1
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L7
CAS
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VSSQ4
B3
UDM
M2
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K2
CKE
R7
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M7
A2
N7
A6
M8
A0
J1
VDDL
K3
WE
E8
LDQS
P7
A11
K9
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A2
NC1
N2
A3
P2
A7
H8
VSSQ1
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LDQS
A8
UDQS
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CS
E2
NC2
E7
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D8
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J3
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VSS4
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G9
VDDQ1
G7
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G3
VDDQ3
G1
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J9
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DQ1
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J2
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J8
CK
H2
VSSQ2
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UDQS
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NC4
L2
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K7
RAS
F8
VSSQ3
F3
LDM
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A9
M3
A1
N3
A5
K8
CK
R3
NC5
L3
BA1
J7
VSSDL
L7
CAS
F2
VSSQ4
B3
UDM
M2
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K2
CKE
R7
NC6
M7
A2
N7
A6
M8
A0
J1
VDDL
K3
WE
E8
LDQS
P7
A11
K9
ODT
A2
NC1
N2
A3
P2
A7
H8
VSSQ1
F7
LDQS
A8
UDQS
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A12
L8
CS
E2
NC2
E7
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D8
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D2
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A7
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VDDQ1
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VDDQ3
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D1
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DQ8
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DQ5
H1
DQ4
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DQ3
H7
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DQ1
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OPT
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OPT
R48
0
OPT
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AD23
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R24
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AE22
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AC23
B_DDR2_BA1
AC24
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V25
/B_DDR2_MCLK
V24
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/B_DDR2_CAS
U24
/B_DDR2_WE
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AB26
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AA26
B_DDR2_DQM0
AC25
B_DDR2_DQM1
AC26
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AB25
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AA25
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W25
B_DDR2_DQ1
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W24
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AF25
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V26
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AE25
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W26
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Y26
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Y25
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AE24
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AD26
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Y24
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AA24
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D15
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C13
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C12
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C24
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B24
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D24
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B14
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A14
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D23
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D14
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D13
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D12
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D22
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B18
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C18
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A19
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A18
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B17
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A15
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B21
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C21
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C14
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C20
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C15
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A20
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J8
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B3
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K3
WE
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K7
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F7
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E7
VSSQ_5
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DDR2
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HONG YEON HYUK
LD350
09.09.03
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