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HSC-ADC-EVALC
Rev. 0 | Page 27 of 32
Table 5. HSC-ADC-EVALC J3 I/O Connections to FPGA (U1)
Connector J3
(DATA BUS 2)
Schematic Net Name FPGA Pin
A1 DCLKA2+ C14
B1 DCLKA2− B14
C1 D0A+ D6
D1 D0A− E6
A2 D1A+ H9
B2 D1A− G9
C2 D2A+ E8
D2 D2A− E7
A3 D3A+ L10
B3 D3A− L9
C3 D4A+ J9
D3 D4A− K10
A4 D5A+ C3
B4 D5A− D3
C4 D6A+ E3
D4 D6A− F3
A5 D7A+ D5
B5 D7A− E5
C5 D8A+ C4
D5 D8A− D4
A6 D9A+ B7
B6 D9A− C7
C6 D10A+ B6
D6 D10A− C6
A7 D11A+ D9
B7 D11A− C9
C7 D12A+ D8
D7 D12A− C8
A8 D13A+ C11
B8 D13A− B11
C8 D14A+ E10
D8 D14A− D10
A9 D15A+ G10
B9 D15A− F10
C9 D16A+ E11
D9 D16A− D11
A10 DCLKA1+ A14
B10 DCLKA1− A13
C10 D17A+ G12
D10 D17A− G11